El escaneo de límites o Boundary Scan, como fué definido por la norma IEEE 1149.x, es una tecnología que permite que un circuito integrado (IC) habilitado por JTAG (Joint Test Action Group) ceda el control de sus conexiones a un agente externo con el fin de ser testeado. La lógica necesaria para esto la incluye el IC por cada pin habilitado por JTAG, conocido como celda de escaneo de límite. Estas celdas están conectadas en serie dentro del circuito integrado y se accede a ellas de forma externa a través de un puerto de 4 ó 5 pines llamado TAP (Test Access Port).

 
 

El asistente XJTAG DFT para OrCAD Capture, proporciona un nivel de automatización que verifica que una o muchas cadenas de escaneo de la PCB tienen una conexión y finalización correcta. Fundamentalmente, estas pruebas se llevan a cabo en la etapa de la captura de esquemas, identificando de esta forma los errores en la primera etapa del ciclo de diseño y evitando costosas derivas en la PCB.

 
 

Puesto que este software adicional está  integrado  en OrCAD Capture, la mayoría de la información necesaria para realizar la verificación DFT en una cadena de escaneo de límites, como una netlist o un BOM se puede acceder automáticamente desde el  programa. Aún así, también es necesario proporcionar información adicional que normalmente no es parte del esquemático. Más concretamente, se debe proporcionar un archivo BSDL (descripción de lenguaje Boundary Scan)  por cada dispositivo habilitado para JTAG.

 
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